岗位描述:
1. 熟练使用Verilog/SystemVerilog实现IP和ASIC级别的设计及验证
2. 基于Perl, Python, TCL或其它Shell脚本建立或优化设计及验证流程
3. 协助或能够用SystemVerilog以及UVM进行验证
4. 完成门级综合
5. 完成从前端到后端的形式化验证
6. 协助后端工程师完成时序收敛
7. 完成FPGA原型实现及验证, 并协助FPGA测试
8. 撰写datasheet,设计以及测试文档,参与工程样品测试
9. 支援客诉处理,提供指导意见
任职资格:
1. 本科及以上学历,对数字逻辑设计有较深的理解,3年以上相关经验
2. 熟练掌握Verilog设计语言,能够结合预估综合结果给出优质设计
3. 熟练使用SystemVerilog进行验证
4. 掌握通用的协议SPI, I2C, APB/AHB总线等
5. 有MIPI DPHY DSI接口相关设计经验者优先